(19)国家知识产权局 (12)发明 专利 (10)授权公告 号 (45)授权公告日 (21)申请 号 202110244988.6 (22)申请日 2021.03.05 (65)同一申请的已公布的文献号 申请公布号 CN 112883672 A (43)申请公布日 2021.06.01 (73)专利权人 清华大学 地址 100084 北京市海淀区清华园 (72)发明人 叶佐昌　王燕　冷洋洋　 (74)专利代理 机构 北京清亦华知识产权代理事 务所(普通 合伙) 11201 专利代理师 韩海花 (51)Int.Cl. G06F 30/333(2020.01) G06F 30/27(2020.01) G06N 20/00(2019.01)G06F 115/10(2020.01) 审查员 刘剑 (54)发明名称 混合信号电路的数字化建模方法和装置 (57)摘要 本申请提出一种混合信号电路的数字化建 模方法和装置。 其中， 方法包括： 获取电路的网表 文件， 文件用于描述需要仿真的电路的拓扑结 构、 外部激励信号以及仿真参数； 为电路的网表 文件生成激励信号， 并基于激励信号对网表文件 进行仿真， 将所有激励产生的数据进行组合， 得 到关于电路的全覆盖输入输出数据和电路的输 入输出的完备关系； 根据电路系统的特点， 采用 动态模态分解的方法从全覆盖输入输出数据中 提取电路特征； 根据提取得到的电路特征和电路 的输入输 出的完备关系， 基于机器学习方法构建 电路的数字化模 型； 通过硬件描述语 言将数学模 型转换为Verilog/Verilog ‑AMS电路模型， 该电 路模型能够通用于其 他的数字电路。 权利要求书1页 说明书6页 附图4页 CN 112883672 B 2022.05.13 CN 112883672 B 1.一种混合信号电路的数字化建模方法， 其特 征在于， 包括： 获取电路的网表文件， 所述文件用于描述需要仿真的所述电路的拓扑结构、 外部激励 信号以及仿真参数； 为所述电路的网表文件生成激励信号， 并基于所述激励信号对所述网表文件进行仿 真， 并将所有激励产生的数据进行组合， 得到关于所述电路的全覆盖输入输出数据和所述 电路的输入输出的完备关系； 根据电路系统的特点， 采用动态模态分解的方法从所述全覆盖输入输出数据中提取电 路特征； 根据提取得到的所述电路特征和所述电路的输入输出的完备关系， 基于机器学习方法 构建所述电路的数字化模型； 将所述电路的数字化模型转换成Veri log描述语言， 获得对应的数字电路模型。 2.根据权利要求1所述的方法， 其特征在于， 所述根据提取得到的所述电路特征和所述 电路的输入输出的完备关系， 基于 机器学习方法构建所述电路的数字化模型， 包括： 将提取得到的所述电路特征作为输入， 将所述电路的输入输出的完备关系作为输出， 利用机器学习方法构建所述电路的数字化模型。 3.根据权利要求1或2所述的方法， 其特征在于， 所述机器学习方法包括： 决策树方法、 随机森林 方法和人工神经网络方法中的任意 一种。 4.一种混合信号电路的数字化建模 装置， 其特 征在于， 包括： 第一获取模块， 用于获取电路的网表文件， 所述文件用于描述需要仿真的所述电路的 拓扑结构、 外部激励信号以及仿真参数； 第二获取模块， 用于为所述电路的网表文件生成激励信号， 并基于所述激励信号对所 述网表文件进行仿真， 并将所有激励产生的数据进行组合， 得到关于所述电路的全覆盖输 入输出数据和所述电路的输入输出的完备关系； 提取模块， 用于根据电路系统的特点， 采用动态模态分解的方法从所述全覆盖输入输 出数据中提取电路特 征； 建模模块， 用于根据提取得到的所述电路特征和所述电路的输入输出的完备关系， 基 于机器学习方法构建所述电路的数字化模型； 转换模块， 用于将所述电路的数字化模型转换成Verilo g描述语言， 获得对应的数字电 路模型。 5.根据权利要求 4所述的装置， 其特 征在于， 所述建模 模块具体用于： 将提取得到的所述电路特征作为输入， 将所述电路的输入输出的完备关系作为输出， 利用机器学习方法构建所述电路的数字化模型。 6.根据权利要求4或5所述的装置， 其特征在于， 所述机器学习方法包括： 决策树方法、 随机森林 方法和人工神经网络方法中的任意 一种。权　利　要　求　书 1/1 页 2 CN 112883672 B 2混合信号电路的数字化建模方 法和装置 技术领域 [0001]本申请属于集成电路设计技术领域， 尤其涉及一种混合信号电路的数字化建模方 法和装置 。 背景技术 [0002]电子设计自动化(Electronic  design automation， 英文简称： EDA)是以软件为载 体的用于在设计阶段分析预测集成 电路性能的方法。 针对电路仿真的仿真器有HSPICE、 Spectre、 Verilog ‑AMS、 Verilog等， 其中， HSPICE仿真器需要求解电路节点的电路方程， 所 需的仿真量随电路节点数呈指数级增长。 模拟混合信号(AMS)仿真器是基于 spice型仿 真器 和事件驱动仿 真器并行运行的， 二者只在电路的模拟 ‑数字信号边界相互作用， 并且当大部 分系统用硬件描述语言(H ardware Description  Language， 英文简称： HDL)描述 时它表现 良好， 但是如果不能将模型抽象到不再需要模拟解算器的水平， 那么在 模拟复杂电路时， 模 型仍然会显示出模拟解算器的所有局限性。 一个纯粹的事件驱动的仿 真器不需要求解电路 方程， 克服了模拟解 算器固有的慢速度所 带来的限制， 是实现快速策略的最佳工具。 [0003]随着集成电路技术的进步和发展， 混合信号系统得到了广泛的应用。 在芯片设计 中， 通常需要大量的测试向量来进行全芯片功能验证仿真， 然而HSPICE晶体管级模拟电路 的仿真速度较慢， 在电路验证中需要 大量的开销。 为了缩短整个 芯片设计的周期， 缩短芯片 上市时间， 需要缩短验证时间， 即缩短电路的仿真时间。 将混合信号电路转换成数字电路就 能在最大程度上缩短仿 真时间。 因此， 如何将混合信号电路转换成数字电路， 已经成为亟待 解决的问题。 发明内容 [0004]本申请旨在至少在一定程度上解决相关技 术中的技 术问题之一。 [0005]为此， 本申请的第一个目的在于提出一种混合信号电路的数字化建模方法， 实现 将混合信号电路转换成数字电路， 将混合信号仿真转换成纯数字的仿真， 从而缩短电路验 证过程的时间， 缩短电路产品的上市时间。 [0006]本申请的第二个目的在于提出一种混合信号电路的数字化建模 装置。 [0007]为达上述目的， 本申请第一方面实施例提出了一种混合信号电路的数字化建模方 法， 包括： [0008]获取电路的网表文件， 所述文件用于描述需要仿真的所述电路的拓扑结构、 外部 激励信号以及仿真参数； [0009]为所述电路的网表文件生成激励信号， 并基于所述激励信号对所述网表文件进行 仿真， 并将所有激励产生的数据进行组合， 得到关于所述电路的全覆盖输入输出数据和所 述电路的输入输出的完备关系； [0010]根据电路系统的特点， 采用动态模态分解的方法从所述全覆盖输入输出数据中提 取电路特 征；说　明　书 1/6 页 3 CN 112883672 B 3