(19)国家知识产权局 (12)发明 专利 (10)授权公告 号 (45)授权公告日 (21)申请 号 202211220260.0 (22)申请日 2022.10.08 (65)同一申请的已公布的文献号 申请公布号 CN 115292054 A (43)申请公布日 2022.11.04 (73)专利权人 湖北芯擎科技有限公司 地址 430056 湖北省武汉市经济技 术开发 区南太子湖创新谷启迪协信科创园 F4304 (72)发明人 王超　李杨　于宝东　 (74)专利代理 机构 深圳紫藤知识产权代理有限 公司 44570 专利代理师 何艳 (51)Int.Cl. G06F 9/50(2006.01)G06F 15/78(2006.01) (56)对比文件 WO 2022063255 A1,202 2.03.31 CN 110399219 A,2019.1 1.01 CN 113490917 A,2021.10.08 CN 102812438 A,2012.12.0 5 CN 112631757 A,2021.04.09 CN 114661428 A,202 2.06.24 CN 114546896 A,202 2.05.27 WO 2021168861 A1,2021.09.02 US 20120 36509 A1,2012.02.09 CN 114928579 A,202 2.08.19 李鹏等.多 核片上系统主 控式内存控制器预 取. 《高技 术通讯》 .2019,(第0 5期), 审查员 邹盼盼 (54)发明名称 数据处理方法、 装置、 系统级芯片及存储介 质 (57)摘要 本申请实施例公开了一种芯片技术领域， 具 体涉及一种数据处理方法、 装置、 系统级芯片及 存储介质， 本申请的数据处理方法应用于系统级 芯片， 系统级芯片包括： 多个IP 核节点， 一个IP 核 节点可向另 一个IP核节点的缓冲区发送待处理 数据的内存地址， 从而使 得另一个核节点能够基 于缓冲区中存储的内存地址读取待处理数据， 并 进行数据处理。 本申请实施例中的IP核节 点无需 向CPU发送中断请求并在CPU的指示下与另一个 IP核进行交互， 而是由IP核之间进行交互， 从而 降低了IP核进行数据处理的延迟以及时间的不 确定性， 加快了IP核 进行数据处理的时间。 权利要求书2页 说明书10页 附图4页 CN 115292054 B 2022.12.06 CN 115292054 B 1.一种数据处理方法， 其特征在于， 所述数据处理方法应用于系统级芯片， 所述系统级 芯片包括： 内存、 多个用于处理待处理数据的IP核节点， 每个IP核节 点在所述系统级芯片中 具有与所述IP核节点关联的缓冲区， 所述关联的缓冲区用于存储所述IP核节 点的待处理数 据的内存地址， 所述数据处 理方法包括： 确定待处理数据在处理过程中需要依次经过的IP核节点， 其中， 所述依次经过的IP核 节点包括第一 IP核节点和第二 IP核节点； 通过所述第 一IP核节点向内存中写入待处理数据， 得到存储所述待处理数据的第一内 存地址； 将所述第 一内存地址写入与所述第 二IP核节点关联的目标缓冲区， 得到存储所述第一 内存地址的缓冲区地址； 控制所述第 二IP核节点按照所述缓冲区地址， 从所述目标缓冲区读取所述第 一内存地 址； 控制所述第二 IP核节点按照所述第一内存地址， 从所述内存中读取 所述待处 理数据； 通过所述第二 IP核节点处 理所述待处 理数据。 2.根据权利要求1所述的数据处理方法， 其特征在于， 所述第二IP核节点包括多个IP 核， 所述通过所述第二 IP核节点处 理所述待处 理数据， 包括： 在所述多个IP核中确定用于处 理所述待处 理数据的目标IP核； 通过目标IP核处 理所述待处 理数据。 3.根据权利要求2所述的数据处理方法， 其特征在于， 所述目标IP核包括第一IP核和第 二IP核， 所述 通过目标IP核处 理所述待处 理数据， 包括： 通过所述第一 IP核处理所述待处 理数据， 得到第一待处 理数据； 将所述第一待处 理数据传输 至第二IP核； 通过所述第二 IP核处理所述第一待处 理数据。 4.根据权利要求1所述的数据处理方法， 其特征在于， 所述目标缓冲区还存储有表征内 存地址是否有效的标签， 无效标签表征当前内存地址无剩余读取次数， 有效标签表征当前 内存地址存在剩余读取次数； 所述控制所述第 二IP核节点按照所述缓冲区地址， 从所述目标缓冲区读取所述第一内 存地址， 包括： 若所述第 一内存地址的标签为有效标签， 则控制所述第 二IP核节点按照所述缓冲区地 址， 从所述目标缓冲区读取 所述第一内存地址 。 5.根据权利要求4所述的数据处理方法， 其特征在于， 所述将所述第 一内存地址写入与 所述第二 IP核节点关联的目标缓冲区， 得到存 储所述第一内存地址的缓冲区地址， 包括： 在所述目标缓冲区中查找出目标存储空间， 所述目标存储空间存储的内存地址的标签 为无效标签； 将所述第一内存地址写入所述目标存储空间， 得到存储所述第 一内存地址的缓冲区地 址。 6.根据权利要求4所述数据处理方法， 其特征在于， 所述依次经过的IP核节点还包括第 三IP核节点， 所述 通过所述第二 IP核节点处 理所述待处 理数据之后， 所述方法还 包括： 通过第二IP核节点向内存中写入经第二IP核节点处理后的待处理数据， 得到存储所述权　利　要　求　书 1/2 页 2 CN 115292054 B 2经第二IP核节点处 理后的待处 理数据的第二内存地址； 将所述第二内存地址写入与所述第三 IP核节点关联的缓冲区。 7.根据权利要求6所述数据处理方法， 其特征在于， 所述系统级芯片还包括： 处理器， 在 所述通过第二IP核节 点向内存中写入 经第二IP核节 点处理后的待处理数据之后， 所述方法 还包括： 控制所述第二 IP核节点向处 理器发送剩余读取次数 更新消息； 通过所述处理器更新所述第一内存地址的剩余读取次数。 8.一种数据处理装置， 其特征在于， 所述数据处理装置应用于系统级芯片， 所述系统级 芯片包括： 内存、 多个用于处理待处理数据的IP核节 点， 每个IP核节 点具有与所述IP核节 点 关联的缓冲区， 所述关联的缓冲区用于存储所述IP核节点的待处理数据的内存地址， 所述 数据处理装置包括： 地址写入模块， 用于确定待处理数据在处理过程中需要依次经过的IP核节点， 其中， 所 述依次经过的IP核节 点包括第一IP核节点和 第二IP核节 点； 通过所述第一IP核节 点向内存 中写入待处 理数据， 得到存 储所述待处 理数据的第一内存地址； 数据读取模块， 用于将所述第一内存地址写入与所述第二IP核节点关联的目标缓冲 区， 得到存储所述第一内存地址的缓冲区地址； 控制所述第二IP核节点按照所述缓冲区地 址， 从所述 目标缓冲区读取所述第一内存地址； 控制所述第二IP核节点按照所述第一内存 地址， 从所述内存中读取 所述待处 理数据； 数据处理模块， 用于通过 所述第二 IP核节点处 理所述待处 理数据。 9.一种系统级芯片， 其特 征在于， 所述系统级芯片包括： 内存、 和多个用于处理待处理数据的IP核节点， 每个IP核节点在所述系 统级芯片中具 有与所述IP核节点关联的缓冲区， 所述关联的缓冲区用于存储所述IP核节 点的待处理数据 的内存地址； 一个或多个处 理器； 一个或多个应用程序， 其中所述一个或多个应用程序在执行时被存储于所述内存中， 并配置为由所述处 理器执行以实现权利要求1至7中任一项所述的数据处 理方法。 10.一种计算机可读存储介质， 其特征在于， 其上存储有计算机程序， 所述计算机程序 被处理器进行加载， 以执 行权利要求1至7任一项所述的数据处 理方法中的步骤。权　利　要　求　书 2/2 页 3 CN 115292054 B 3