(19)国家知识产权局 (12)发明 专利申请 (10)申请公布号 (43)申请公布日 (21)申请 号 202211066453.5 (22)申请日 2022.09.01 (71)申请人 卡斯柯信号有限公司 地址 200072 上海市 静安区江场路1401 弄 21号1101室 (72)发明人 王澜　张立鹏　周庭梁　耿进龙　 (74)专利代理 机构 上海元好知识产权代理有限 公司 31323 专利代理师 张双红　张妍 (51)Int.Cl. G06F 15/167(2006.01) G06F 9/50(2006.01) G06F 9/54(2006.01) (54)发明名称 基于ARM架构多核异构CPU的单片安全平台 及其设计方法 (57)摘要 本发明公开了一种基于ARM架构多核异构 CPU的单片安全平台及其设计方法， 该单片安全 平台包括： 第一架构内核和第二架构内核， 其中， 第一架构内核用于接收安全输入数据和安全通 信数据， 并对 所述安全输入数据和所述安全通信 数据进行处理； 第二架构内核用于获取所述第一 架构内核处理后的数据， 并调用应用函数接口对 所述第一架构内核处理后的数据进行应用处理， 且将应用处理后的数据通过所述第一架构内核 对外输出。 本发 明能够有效降低安全平台的设计 成本、 升级成本， 并能够提高安全平台的普适性 和可靠性。 权利要求书1页 说明书5页 附图2页 CN 115543909 A 2022.12.30 CN 115543909 A 1.一种基于ARM架构多 核异构CPU的单片安全平台， 其特 征在于， 包括： 第一架构内核， 用于接收安全输入数据和安全通信数据， 并对所述安全输入数据和所 述安全通信数据进行处 理； 第二架构内核， 与所述第一架构内核连接， 所述第二架构内核用于获取所述第一架构 内核处理后的数据， 并调用应用函数接口对所述第一架构内核处理后的数据进行应用处 理， 且将应用处 理后的数据通过 所述第一架构内核对外 输出。 2.如权利 要求1所述的基于ARM架构多核异构CPU的单片安全平台， 其特征在于， 第一架 构为AMP架构， 第二架构为SMP架构。 3.如权利 要求2所述的基于ARM架构多核异构CPU的单片安全平台， 其特征在于， 所述第 一架构内核和所述第二架构内核中分别包括至少 两个异构内核， 其中， 每一所述异构 内核 用于实现一种数据处 理功能。 4.如权利 要求3所述的基于ARM架构多核异构CPU的单片安全平台， 其特征在于， 各个所 述异构内核实现的数据处 理功能相同或者 不同。 5.如权利 要求4所述的基于ARM架构多核异构CPU的单片安全平台， 其特征在于， 所述第 二架构内核中的每一所述异构内核对应构建有至少一个应用平台， 所述应用平台用于调用 应用函数接口对所述第一架构内核处 理后的数据进行应用处 理。 6.如权利 要求5所述的基于ARM架构多核异构CPU的单片安全平台， 其特征在于， 各个所 述异构内核之间设置有共享内存。 7.如权利 要求5所述的基于ARM架构多核异构CPU的单片安全平台， 其特征在于， 各个应 用平台之间设置有内存隔离墙。 8.如权利 要求7所述的基于ARM架构多核异构CPU的单片安全平台， 其特征在于， 还包括 通信接口和数字IO接口， 所述第一架构内核通过所述通信接口和所述数字IO接口与外部 设 备进行数据传输 。 9.如权利 要求4所述的基于ARM架构多核异构CPU的单片安全平台， 其特征在于， 所述数 据处理功能包括： 数据安全比较处 理、 安全通信处 理和IO控制处 理中的至少一种。 10.一种如权利要求1 ‑9中任一项所述的基于ARM架构多核异构CPU的单片安全平台的 设计方法， 其特 征在于， 包括： 获取一多 核异构CPU内核； 对所述多 核异构CPU内核 进行功能划分得到主运 算安全CPU； 确定所述主运算安全CPU内的内核的架构类别， 并在确定存在多个内核为第一架构内 核时， 从多个所述内核中选取两个内核作为二取二异构 内核， 以及在确定所述内核为第二 架构内核时， 对所述内核 进行虚拟化处 理得到二取二异构内核； 确定若干个数据处理功能， 并将若干个所述数据处理功能分配至各个异构内核， 以使 各个所述异构内核实现相应的数据处 理功能。 11.如权利要求10所述的基于ARM架构多核异构CPU的单片安全平台的设计方法， 其特 征在于， 采用经过安全认证的多核虚拟化工具对所述内核进行虚拟化处理， 以得到二取二 异构内核。 12.如权利要求10所述的基于ARM架构多核异构CPU的单片安全平台的设计方法， 其特 征在于， 在所述第一架构内核和所述第二架构内核之间设置共享内存。权　利　要　求　书 1/1 页 2 CN 115543909 A 2基于ARM架构多核异构CPU的单片安全平台及其设计方 法 技术领域 [0001]本发明涉及系统安全架构设计技术领域， 尤其涉及一种基于ARM架构多核异构CPU 的单片安全平台及其设计方法。 背景技术 [0002]目前， 在工业控制、 汽车电子、 轨道交通信号等通用安全平台方面， 通常采用二取 二设计方案， 即采用双套CPU(Central  Processing  Unit， 中央处理器)板卡或者单板双套 CPU电路设计来 实现安全系统要求的运算、 比较以及通信等安全功能， 以达到功能安全系统 要求。 [0003]随着芯片集成化技术以及软件技术的快速发展， 该种传统实现方式逐渐暴露出其 落后性， 具体 体现在以下几个方面： [0004](1)只能利用CPU单核进行功能安全方面的运算、 通信与控制， 其它核被闲置， 多核 性能没有被充分体现； [0005](2)双套CPU设计需配套大量外围电路(供电回路、 CPU之间通信回路、 外设接口)， 这将导致安全平台设计成本较高 ， 并且该种安全平台在可靠性、 散热和EMC (Electromagnetic Magnetic Compatibi lity， 电磁兼容 性)等方面 也相对较差； [0006](3)传统系统升级时， 系统软硬件需要重新设计、 开发与调试， 使得开发新系统时 的变更成本较高。 发明内容 [0007]本发明旨在至少在一定程度上解决相关技术中的技术问题之一。 为此， 本发明的 第一个目的在于提供一种基于ARM架构多核异构 CPU的单片安全平台， 该安全平台具有较低 的设计成本、 升级成本， 和较高的普适 性和可靠性。 [0008]为达到上述目的， 本发明通过以下技 术方案实现： [0009]一种基于ARM架构多 核异构CPU的单片安全平台， 包括： [0010]第一架构内核， 用于接收安全输入数据和安全通信数据， 并对所述安全输入数据 和所述安全通信数据进行处 理； [0011]第二架构内核， 与所述第一架构内核连接， 所述第二架构内核用于获取所述第一 架构内核处理后的数据， 并调用应用函数接口对所述第一架构内核处理后的数据进行应用 处理， 且将应用处 理后的数据通过 所述第一架构内核对外 输出。 [0012]可选的， 第一架构为AMP架构， 第二架构为SMP架构。 [0013]可选的， 所述第一架构内核和所述第二架构内核中分别包括至少两个异构内核， 其中， 每一所述异构内核用于实现一种数据处 理功能。 [0014]可选的， 各个所述异构内核实现的数据处 理功能相同或者 不同。 [0015]可选的， 所述第二架构内核中的每一所述异构内核对应构建有至少一个应用平 台， 所述应用平台用于调用应用函数接口对所述第一架构内核处理后的数据进行应用处说　明　书 1/5 页 3 CN 115543909 A 3