(19)国家知识产权局 (12)发明 专利申请 (10)申请公布号 (43)申请公布日 (21)申请 号 202211496168.7 (22)申请日 2022.11.28 (71)申请人 苏州浪潮智能科技有限公司 地址 215100 江苏省苏州市吴中区吴中经 济开发区郭巷街道官浦路1号9幢 (72)发明人 赵新宇　孙旭　周玉龙　刘刚　 (74)专利代理 机构 济南诚智商标专利事务所有 限公司 3710 5 专利代理师 周杰 (51)Int.Cl. H04L 9/14(2006.01) H04L 9/08(2006.01) (54)发明名称 一种加解密架构、 方法、 处 理器和服 务器 (57)摘要 本发明涉及一种加解密架构、 方法、 处理器 和服务器。 加解密架构中， 控制器连接数据流控 制模块， 将待运算数据传输给数据流控制模块； 数据流控制模块将待运算数据分组发送给算法 引擎核模块， 算法引擎核模块内部集成了能独立 完成各自的算法运算的SM4算法引擎与AES算法 引擎， 数据流控制模块判断执行算法种类后控制 算法引擎核模块启动相应算法引擎， 算法引擎核 模块利用数据流控制模块提供的待运算数据和 寄存器堆模块中配置的加解密运算所需要的密 钥和初始向量进行加解密运算并将运算结果反 馈给数据流控制模块， 数据流控制模块通过控制 器将运算结果数据输 出， 实现对SM4算 法和AES算 法兼容的加解密处 理。 权利要求书3页 说明书11页 附图5页 CN 115549911 A 2022.12.30 CN 115549911 A 1.一种加解密架构， 其特征在于， 包括： 控制器， 所述控制器通过总 线与外部连接， 实现 与外部通信； 数据流控制模块， 所述数据流控制模块连接所述控制器； 算法引擎核模块， 所 述算法引擎核模块连接所述数据流控制模块； 以及寄存器堆模块， 所述寄存器堆模块通过 总线与外部连接， 且 所述寄存器堆模块还与所述数据流控制模块连接； 其中， 所述算法引擎 核模块利用所述数据流控制模块提供的分组待运算数据和所述寄存器堆模块中配置的加 解密运算所需要的密钥和初始向量进行加 解密运算并将所述加 解密运算的运算结果数据 反馈给所述数据流控制模块， 所述数据流控制模块通过所述控制器将所述运算结果数据输 出。 2.根据权利要求1所述的加解密架构， 其特征在于， 算法引擎核模块内部集成了能独立 完成各自的算法运 算的SM4算法引擎与AES算法引擎。 3.根据权利 要求2所述的加解密架构， 其特征在于， SM4算法引擎 内部包括SM4字节替换 单元、 SM4加密/解密运算单元和SM4密钥扩展单元， SM4字节 替换单元用来做字节 替换操作， 通过查找第一查找表将输入 数据以字节为单位替换为对应的数据并输出； S M4加密/解密运 算单元内部集成了32级流水的轮函数， 可实现单个时钟周期的输入输出， S M4密钥扩展模块 产生的轮密钥供SM4加密/解密运算单元使用； AES算法引擎单元集成了AES ‑128、 AES‑192、 AES‑256这3种算法独立的AES加密/解密运算单元和AES密钥扩展单元， AES列混淆单元、 AES 字节替换单元， AES 字节替换单元主要用来做字节替换操作， 通过查找第二查找表将 输入数 据以字节为单位替换为对应的数据并输出， AES列混淆单元经行移位后的状态矩阵与固定 的矩阵相乘， 得到混淆后的状态 矩阵来实列混淆变换。 4.根据权利要求1所述的加解密架构， 其特征在于， 所述控制器内部集成包括DMA寄存 器和DMA读写数据流控制单元； DMA寄存器经一AHB从接口连接AHB总线； DMA读写数据流控制 单元经一AHB主接口连接AHB总线， DMA读写数据流控制单元连接数据流控制模块； DMA读写 数据流控制单元根据DMA寄存器中的配置通过AHB总线获取待运算数据并传输给数据流控 制模块。 5.根据权利要求1所述的加解密架构， 其特征在于， 所述寄存器堆模块通过一AHB从接 口连接对外连接的AHB总线， 所述寄存器堆模块经内部总线连接数据流控制模块； 寄存器堆 模块针对算法引擎核模块 实现的AES算法配置第一密钥寄存器、 第一初始向量寄存器， 寄存 器堆模块针对算法引擎核模块 实现的SM4算法配置第二密钥寄存器、 第二初始向量寄存器； 寄存器堆模块配置多组通道状态寄存器， 用于记录运算状态； 寄存器堆模块配置一组指令 寄存器。 6.根据权利要求4或5所述的加解密架构， 其特征在于， 对应寄存器堆模块和DMA寄存器 的AHB从接口经AHB总线连接设置相应AHB主接口 的CPU。 7.根据权利要求1所述的加解密架构， 其特征在于， 所述数据流控制模块包括内部缓存 和流控制单元； 其中， 内部缓存包括输入 FIFO缓存和输出FIFO缓存， 输入FIFO缓存用于缓存 控制器利用总线读取的待运算数据， 输出FIFO用于缓存算法引擎核模块输出到待运算数据 的运算结果数据； 流控制单元包括： 用于将输入FIFO缓存中数据串并转换的串并转换逻辑 电路， 用于将运算结果数据进行并串转换 的并串转换逻辑电路， 用于对指令寄存器中指令 进行译码的指令译码器， 用于对指令进行解析 的指令解析器， 用于根据内部缓存中数据缓 存状态控制控制器数据读写的流量控制器， 用于与算法引擎核模块交互的数据下发回收接权　利　要　求　书 1/3 页 2 CN 115549911 A 2口， 连接到所述寄存器堆模块的调试追踪信号输出接口、 状态机FS M状态输出接口和通道状 态监控器， 用于对待运算数据中不足一个分组的数据进行暂存的数据暂存器， 用于检测内 部缓存中等待一个分组长度的数据是否超时的超时检测器。 8.根据权利要求7所述的加解密架构， 其特征在于， 流控制单元实现状态机FSM， 状态机 FSM根据算法种类启动算法引擎核模块相应的算法引擎， 状态机FSM控制读取输入 FIFO缓存 中的数据， 并经过串并转换逻辑电路串并转换后通过数据下发回收接口写入到算法引擎核 模块中进行加解密业务运算， 运算完成后状态机FSM获取运算结果数据经数据下发回收接 口回收到流控制单元， 并经过并串转换后写入到输出FIFO缓存中等待控制器从输出FIFO缓 存中读取。 9.根据权利要求7所述的加解密架构， 其特征在于， 流量控制器在输出FIFO缓存有数据 时请求控制器读输出FIFO缓存， 并根据控制器的响应信号产生输出FIFO缓存的读使能； 流 控制单元在输入 FIFO缓存非空 时产生一个脉冲用来启动输入 FIFO缓存的读使能， 读取输入 FIFO缓存的数据； 在输入 FIFO缓存中数据满时， 流量控制器向控制器的DMA读写 数据流控制 单元发送停止数据读入的信息 。 10.根据权利要求7所述的加解密架构， 其特征在于， 流控制单元收到的数据无法实现 一个分组时， 数据暂存器将不 足一个分组的数据进 行暂存， 流控制单元收到后续数据时， 提 取暂存的数据与后续数据组合成一个分组。 11.一种加解密控制方法， 应用于如权利要求1 ‑10任一所述的加解密架构， 其特征在 于， 包括： 对控制器和寄存器堆模块进行配置； 检测加解密架构是否空闲； 空闲则启动控制器， 控制器根据控制器的配置获取待运算 数据传输给 数据流控制模块； 数据流控制模块根据寄存器堆模块的配置确定算法类型， 数据流控制模块控制对待运 算数据进行串并转换后通过数据下发回收接口写入到算法引擎核模块中进行对应相 应算 法类型的加解密业务运算； 数据流控制模块回收算法引擎核模块的运算结果数据并经并串 转换后发送给控制器， 控制器根据控制器的配置将运 算结果数据输出到相应的存 储位置。 12.根据权利要求11所述的加解密控制方法， 其特征在于， 对控制器的配置包括： 配置 控制器的DMA寄存器中的数据起始地址寄存器、 数据长度寄存器、 数据标志位寄存器， 运算 结果起始地址寄存器和DMA启动 寄存器； 控制器根据DMA启动 寄存器的启动指示而启动， 控 制器根据数据起始地址寄存器的数据起始地址和数据长度寄存器的数据长度通过总线获 取待运算数据； 当运算结束， 控制 器根据运算结果起始地址寄存器的地址将从数据流控制 模块获取运 算后的运 算结果数据通过AHB主接口输出通道写回到对应的存 储地址。 13.根据权利要求11所述的加解密控制方法， 其特征在于， 对寄存器堆模块的配置包 括： 配置寄存器堆模块的第一密钥寄存器、 第一初始向量寄存器， 第二密钥寄存器、 第二初 始向量寄存器和指令寄存器， 在第一密钥寄存器、 第一初始向量寄存器， 第二密钥寄存器、 第二初始向量寄存器配置S M4算法和AES算法所需的密钥和初始向量； 在指 令寄存器配置加 解密运算次数、 使用的算法类型、 算法模式和算法启动比特位。 14.根据权利要求11所述的加解密控制方法， 其特征在于， 检测加解密架构是否空闲包 括： 数据流控制模块配置连接到寄存器堆模块中通道状态寄存器的调试追踪信号输出接权　利　要　求　书 2/3 页 3 CN 115549911 A 3